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KI-Boom macht Chipverpackung zum Schlachtfeld der Halbleiterindustrie

Milliardeninvestitionen fließen in fortschrittliches Chip-Packaging, das zum kritischen Engpass bei KI-Prozessoren wird.

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KI-Boom macht Chipverpackung zum Schlachtfeld der Halbleiterindustrie

Ein globaler Wettlauf um den Aufbau der KI-Infrastruktur setzt Milliarden an Investitionen in das fortschrittliche Chip-Packaging frei. Dieser einst als unattraktiv geltende Bereich der Technologie ist zu einem kritischen Engpass bei der Herstellung der leistungsfähigsten Prozessoren der Welt geworden. Das berichtet Reuters unter Berufung auf Interviews mit mehr als einem Dutzend Branchenexecutives und Analysten.

Unternehmen von Nvidia und AMD bis hin zu weniger bekannten Akteuren in Taiwan erweitern ihre Produktionskapazitäten, weil die Nachfrage nach KI-Chips das verfügbare Packaging-Angebot übersteigt. Gleichzeitig entwickeln Ausrüstungshersteller neue Werkzeuge für diesen Fertigungsschritt. Der Umsatz durch fortschrittliches Packaging wird nach Einschätzung der Forschungsgesellschaft Yole Group im Jahr 2026 zum ersten Mal den Umsatz übertreffen, der über den traditionellen Weg erzielt wird. Die Kapitalausgaben für diese Technologie sollen sich 28 Milliarden Dollar annähern.

Fortschrittliches Packaging könnte bis zur Hälfte des Chipwerts ausmachen

Der ehemalige Intel-Chef Pat Gelsinger, heute Partner bei Playground Global, sagte kürzlich gegenüber Reportern in Taipeh: „Beim Packaging musste man sich früher keine Sorgen machen.“ Gelsinger schätzte, dass fortschrittliches Packaging langfristig bis zu die Hälfte des Wertes eines Chip-Produkts ausmachen könnte. Hintergrund ist, dass einige der heutigen Grafik- und Zentralprozessoren zehn oder mehr Chips integrieren können, teils sogar bis zu zwanzig.

Der Wandel in der Fertigung leistungsstarker Chips ist grundlegend. Immer mehr Chipdesigner nutzen fortschrittliches Packaging, um mehrere Chips wie Prozessoren und Speicher in einem einzigen Paket zu integrieren. Dadurch kann das Ensemble schneller als ein System zusammenarbeiten. Jahrzehntelang diente das Packaging dagegen hauptsächlich dem Schutz der Chips und stellte elektrische Verbindungen zur Anbindung an Leiterplatten bereit. Der neue Ansatz gewinnt an Bedeutung, weil es schwieriger und kostspieliger wird, Leistungssteigerungen durch das Schrumpfen und Hinzufügen von Transistoren zu erzielen. Für KI-Chips ist die Technik besonders wichtig, da sie große Datenmengen zwischen Prozessoren und nahegelegenen Speichern übertragen müssen. Eine Beschleunigung solcher Übertragungen beschleunigt das Training und die Ausführung von KI-Modellen.

TSMC dominiert CoWoS und stößt an seine Kapazitätsgrenzen

Der weltweit größte Auftragschiphersteller TSMC aus Taiwan dominiert die anspruchsvollste fortschrittliche Packaging-Technologie, einschließlich Chip-on-Wafer-on-Substrate (CoWoS). Diese Technologie verbindet separate Siliziumkomponenten wie Prozessoren und Speicherchips auf einer gemeinsamen Basis, damit sie mit hoher Geschwindigkeit zusammenarbeiten können. Sie wird weit verbreitet von Nvidia, AMD und Broadcom sowie von Cloud-Unternehmen genutzt, die eigene KI-Chips entwickeln.

Allerdings haben die Kapazitätsgrenzen von TSMC einige Chipdesigner dazu veranlasst, zusätzliche Lieferanten zu suchen. Nvidia stellt beispielsweise Milliarden US-Dollar an Finanzierung bereit, um die CoWoS-Packaging-Kapazität bei Siliconware Precision Industries (SPIL) auszuweiten, einer Tochtergesellschaft von Taiwans ASE Technology. Das sagte ein mit der Angelegenheit vertrauter Branchenexecutive, der aus mangelnder Genehmigung zur Medienbefragung anonym bleiben wollte. Die Mittel sollen neue Fabrikflächen und Ausrüstung unterstützen. Das Ausmaß der Unterstützung wurde zuvor nicht berichtet. Nvidia reagierte nicht auf eine Anfrage zur Stellungnahme. ASE erklärte, dass es nicht zu Marktgerüchten im Zusammenhang mit seinen Kunden kommentiert.

Powertech Technology setzt auf Panel-Level-Packaging als Alternative

Die knappe Kapazität bei TSMC bietet kleineren Anbietern wie Taiwans Powertech Technology eine Chance. „Jeder sucht nach einer Lösung außerhalb von TSMC“, sagte sein Vorsitzender D K Tsai im August gegenüber Reportern. „Man möchte sich nicht vollständig auf TSMC verlassen.“

Powertech, auch bekannt als PTI, setzt auf Panel-Level-Packaging, das größere rechteckige Panels statt runder Wafer als Plattform für das Chip-Package nutzt. Auf diese Weise können mehr Chips pro Produktionslauf untergebracht und weniger Material verschwendet werden – ein Vorteil, wenn KI-Prozessoren größer und komplexer werden. PTI arbeitet mit AMD und Broadcom an dieser Technologie, während die Branche versucht, ihre Machbarkeit für größere, komplexere Chip-Packages nachzuweisen, die in KI und High-Performance Computing eingesetzt werden. „Das Wichtigste im Moment ist die Kapazität“, sagte Jim Lin, Senior Vice President bei PTI, und fügte hinzu, dass Kunden darauf warteten, dass das Unternehmen die Produktion hochfährt.

Powertech plant, 400 Millionen Dollar in ein Joint Venture für fortschrittliches Packaging mit Broadcom in Singapur zu investieren. Die Produktion könnte 2028 beginnen, so Tsai. Um größere und komplexere Chip-Packages zu unterstützen, entwickelt TSMC seine eigene panelbasierte Technologie namens Chip-on-Panel-on-Substrate (CoPoS). Im April teilte das Unternehmen mit, eine Pilotlinie gebaut zu haben und erwarte den Produktionsbeginn in ein paar Jahren. CoWoS bleibt jedoch TSMCs Haupttechnologie für das AI-Packaging.

AMD hat zudem Investitionen von mehr als 10 Milliarden Dollar in Taiwans Halbleiterindustrie angekündigt, einschließlich Partnerschaften mit ASE, SPIL und Powertech im Bereich fortschrittliches Packaging. Als gefragt wurde, ob Powertechs Panel-Level-Packaging-Technologie eine Alternative zu TSMCs Technologie bieten könnte, ging AMDs Chief Executive Lisa Su die Frage nicht direkt an, erkannte jedoch die Notwendigkeit weiterer Kapazitäten im fortschrittlichen Packaging an. „Ich denke, CoWoS und fortschrittliches Packaging sind für unser zukünftiges High-Performance Computing von großer Bedeutung“, sagte Su gegenüber Reuters im Oktober in Taipeh. „TSMC war ein unglaublicher Partner im fortschrittlichen Packaging, und wir werden weiterhin mehr gemeinsam tun. Und ja, wir brauchen insgesamt mehr Kapazität.“

Panel-Level-Packaging würde den Materialverschleiß beim Verpacken größerer KI-Chips reduzieren, sagte Rani Borkar, Chef der Hardware-Abteilung bei Microsoft Azure. Das Unternehmen hat allerdings noch nicht entschieden, ob und wann es die Technologie übernehmen wird.

Ausrüstungshersteller drängen in einen neuen Markt

Der Packaging-Boom eröffnet auch einen neuen Markt für Hersteller von Halbleiterausrüstung. Solche Unternehmen konzentrierten sich traditionell auf frühere Stadien der Chipfertigung, wenn die Schaltungen auf Silizium aufgebaut werden. Fortschrittliches Packaging kommt später, wenn Chips, Speicher oder andere Komponenten zu einer fertigen Hochleistungseinheit verbunden werden.

Fortschrittliches Packaging wuchs deutlich schneller als der Markt für Chip-Fertigungsanlagen, blieb jedoch kleiner, sagte Seiji Nakama, Präsident von Tokyo Electron Taiwan. Der Markt für fortschrittliches Packaging, einschließlich Panel-Level-Technologie, könnte innerhalb von drei bis fünf Jahren erheblich wachsen, so ein Vertreter des US-Ausrüstungsherstellers Applied Materials. „Es ist kurzfristig“, sagte Sree Kesapragada, Vizepräsident des Unternehmens, das sich zunehmend auf das neue Format konzentriert. „Es ist nicht so, als lägen 10 oder 15 Jahre davor.“

Bereits am 27.10.2026 berichtete aktien.news über steigende Packaging-Preise

Die Entwicklung ist Teil einer länger anhaltenden Verknappung in der Halbleiterlieferkette. Bereits am 27.10.2026 berichtete aktien.news, dass TSMC sich darauf vorbereitet, die Preise für seine fortschrittlichen Chip-Verpackungsdienstleistungen um bis zu 20 Prozent anzuheben. Als Grund nannte die Commercial Times unter Berufung auf Branchenquellen die stark steigende Nachfrage nach KI-Anwendungen. Dem Bericht zufolge stellen sich Foundries sowie Anbieter von Outsourced-Semiconductor-Assembly- und Testdiensten (OSAT) auf Preiserhöhungen zwischen 10 und 20 Prozent für die sogenannte Chip-on-Wafer-on-Substrate-Technologie ein.

Auch auf der Investitionsseite gab es bereits frühere Signale. Am 08.10.2026 berichtete aktien.news, dass TSMC und der US-Auftragsfertiger GlobalFoundries eine mehrjährige Kooperation im Wert von 2 Milliarden US-Dollar geschlossen haben. Ziel ist es, die US-Halbleiterproduktion zu stärken und einen kritischen Engpass in der Lieferkette für KI-Hardware zu entschärfen. Im Zentrum der Vereinbarung steht die Fertigung von Silizium-Interposern im GlobalFoundries-Werk in Malta im US-Bundesstaat New York. Diese Komponenten sind entscheidend für die fortschrittliche Chip-Verpackungstechnologie CoWoS.

Bereits am 21.05.2026 meldete aktien.news, dass AMD mehr als 10 Milliarden US-Dollar in das KI-Ökosystem Taiwans investieren will. Im Mittelpunkt der Kooperation stehen die taiwanischen Unternehmen ASE und SPIL. Gemeinsam mit diesen Partnern plant AMD, energieeffizientere Technologien für KI-Systeme und Prozessoren zu entwickeln. Taiwan gilt als das globale Zentrum der Halbleiterfertigung.

Am 30.07.2026 berichtete aktien.news zudem über einen Bericht des Technologiemagazins „The Information“, wonach TSMC intern eine neue Advanced-Packaging-Technologie entwickelt, die als „EMIB-ähnlich“ beschrieben wird. Damit könnte der taiwanische Chipriese einen der letzten verbliebenen Wettbewerbsvorteile von Intels Foundry-Geschäft untergraben. Intels EMIB-Technologie – kurz für Embedded Multi-die Interconnect Bridge – gilt bislang als wichtiges Alleinstellungsmerkmal des Unternehmens im Bereich der fortschrittlichen Chip-Verpackung.

Die Wertschöpfung verschiebt sich in der KI-Halbleiterkette nach hinten

Für Anleger ist der Packaging-Bereich ein Beispiel dafür, wie sich Engpässe in der KI-Lieferkette verschieben. Nicht mehr nur die eigentliche Chipfertigung, sondern auch nachgelagerte Schritte wie das Verbinden mehrerer Chips zu einem Paket bestimmen zunehmend, wie schnell KI-Hardware überhaupt produziert werden kann. Die im Quelltext genannten Unternehmen decken dabei unterschiedliche Rollen ab: TSMC als dominierender Auftragschiphersteller mit der CoWoS-Technologie, ASE und die Tochter SPIL als Anbieter von Assembly- und Testdiensten, Powertech Technology als Verfechter des Panel-Level-Packagings sowie Nvidia, AMD und Broadcom als Chipdesigner, die Kapazität sichern.

Bemerkenswert ist die Bereitschaft von Nvidia, Milliarden US-Dollar an Finanzierung für die Kapazitätserweiterung bei einem Zulieferer bereitzustellen. Solche Vorauszahlungen oder Finanzierungshilfen sind ein Indiz dafür, wie knapp die verfügbaren Kapazitäten derzeit sind. Zugleich zeigt die von aktien.news am 27.10.2026 berichtete Preiserhöhung von bis zu 20 Prozent, dass Anbieter ihre Verhandlungsposition nutzen können. Für Anleger bedeutet das: Die Wertschöpfung in der KI-Halbleiterkette verteilt sich zunehmend auch auf Unternehmen, die nicht im Rampenlicht der Chipdesigns stehen. Eine Kauf- oder Verkaufsempfehlung lässt sich daraus nicht ableiten.

Powertech und TSMC nennen konkrete Zeitpläne für neue Kapazitäten

Konkrete Zeitangaben gibt es für mehrere Vorhaben. Powertech Technology plant, 400 Millionen Dollar in ein Joint Venture für fortschrittliches Packaging mit Broadcom in Singapur zu investieren; die Produktion könnte 2028 beginnen. TSMC teilte im April mit, eine Pilotlinie für die panelbasierte Technologie CoPoS gebaut zu haben, und erwartet den Produktionsbeginn in ein paar Jahren. CoWoS bleibt nach Angaben des Unternehmens die Haupttechnologie für das AI-Packaging. Der Umsatz durch fortschrittliches Packaging soll laut Yole Group im Jahr 2026 erstmals den Umsatz über den traditionellen Weg übertreffen. Applied Materials erwartet, dass der Markt für fortschrittliches Packaging einschließlich Panel-Level-Technologie innerhalb von drei bis fünf Jahren erheblich wachsen könnte.

Diese Fachbegriffe ordnen den Packaging-Markt ein

  • CoWoS: Chip-on-Wafer-on-Substrate verbindet separate Siliziumkomponenten wie Prozessoren und Speicherchips auf einer gemeinsamen Basis, damit sie mit hoher Geschwindigkeit zusammenarbeiten.
  • Panel-Level-Packaging: Statt runder Wafer dienen größere rechteckige Panels als Plattform für das Chip-Package, wodurch mehr Chips pro Produktionslauf untergebracht werden können.
  • OSAT: Outsourced Semiconductor Assembly and Test bezeichnet Dienstleister, die das Verpacken und Testen von Chips übernehmen.
  • Silizium-Interposer: Eine Zwischenschicht, die Prozessoren und Speicherchips innerhalb von KI-Hardware miteinander verbindet.
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